로직과 DRAM의 High NA 도입 시점이 다른 이유: 5가지 경제성

로직과 DRAM의 High NA 도입 시점이 다른 이유를 기술 격차로만 설명하면 최근의 일정은 앞뒤가 맞지 않습니다. Intel은 2026년 7월 Intel 18A 일부 레이어에 High NA를 적용한 제품 출하를 시작했습니다. 반면 삼성전자는 두 달 뒤 차세대 DRAM 양산에 High NA를 도입할 목표 시점을 2028년으로 제시했습니다. 로직이 먼저이고 메모리가 뒤따르는 단순한 순서처럼 보이지만, 제품 전체가 High NA로 한꺼번에 바뀐 것은 아닙니다.

Intel의 발표에서 주목할 표현은 18A의 `선택 레이어`와 `dual-qualified`입니다. 같은 레이어를 기존 0.33 NA EUV와 0.55 NA High NA 양쪽에서 생산할 수 있게 인증한 뒤, 일부 Panther Lake 제품에만 적용했습니다. 삼성의 계획도 DRAM 전 공정을 바꾸겠다는 선언이 아니라 미래 노드의 특정 패터닝 난제를 High NA로 풀겠다는 방향에 가깝습니다. 두 회사의 연도를 그대로 비교하면 적용범위와 학습단계가 사라집니다.

로직과 DRAM의 High NA 도입 시점이 다른 이유는 기술력의 선후가 아니라 각 제품이 첫 번째 경제적 레이어를 확보하는 조건이 다르기 때문입니다. 이 판단의 근거는 적용 레이어와 양산 조건의 차이입니다. 로직은 불규칙한 배선과 높은 다이 가치 덕분에 일부 critical layer에서 일찍 학습할 유인이 큽니다. DRAM은 반복 패턴과 대량 웨이퍼가 고정비 상각에 유리하지만, 비트 수율을 훼손하는 결함을 충분히 낮춘 뒤 투입해야 합니다. 도입 연도보다 어떤 레이어에서 무엇을 대체하는지를 먼저 봐야 하는 이유입니다.

로직과 DRAM의 High NA 도입 시점이 다른 이유

High NA의 실제 채택 단위는 회사나 공정노드가 아니라 멀티패터닝 비용을 충분히 줄일 수 있는 개별 레이어입니다. 하나의 칩에는 트랜지스터, 콘택트, 비아, 여러 층의 금속배선처럼 서로 다른 패턴이 쌓입니다. 레이어마다 선폭과 간격, 패턴의 규칙성, 허용 가능한 overlay 오차와 결함 기준이 다릅니다. High NA가 기술적으로 노광할 수 있다는 사실만으로 모든 레이어의 공정 경제성이 생기지는 않습니다.

기존 0.33 NA EUV 한 번으로 해상도가 부족한 레이어는 패턴을 둘 이상으로 나눠 노광할 수 있습니다. 이때 추가되는 비용은 노광 횟수에 그치지 않습니다. 막 증착과 식각, 세정, 계측, overlay 보정이 붙고 공정 사이 대기시간도 늘어납니다. High NA 한 번이 이 조합을 대체하면 절감액은 크지만, 새 장비의 감가상각과 초기 가동률, 레지스트·마스크·검사 비용까지 함께 줄어야 실제 원가가 낮아집니다.

ASML은 2026년 1분기 투자자 설명에서 로직과 DRAM 모두 일부 사용사례에서 저NA EUV 3~4회 노광을 High NA 한 번으로 대체할 수 있다고 밝혔습니다. 같은 자료는 High NA 플랫폼이 50만 장 이상을 처리했고 availability가 80%를 넘었다고 설명합니다. 이는 장비가 연구실을 벗어났다는 근거입니다. 다만 어느 제품의 몇 개 레이어가 얼마의 비용으로 바뀌었는지는 별도의 문제입니다.

선택적 삽입이 중요한 이유가 여기 있습니다. 팹은 가장 복잡하고 비용이 많이 드는 멀티패터닝 레이어부터 High NA로 옮겨 장비와 공정의 학습효과를 확인할 수 있습니다. 나머지 레이어는 수율과 처리량이 검증될 때까지 기존 장비에 남겨둡니다. 제품 출시를 지키면서 새로운 플랫폼의 위험을 좁은 범위에 가두는 방식입니다. 회사가 High NA를 도입했다는 문장과 제품 공정이 High NA 중심으로 바뀌었다는 문장은 같은 뜻이 아닙니다.

로직 레이어의 선택적 삽입

로직은 규칙적인 셀 어레이와 불규칙한 연결망이 한 칩 안에 공존합니다. 표준셀 내부, SRAM, 콘택트, 비아와 금속배선은 각각 다른 패턴 분포를 가집니다. 특히 배선층은 칩 기능에 따라 선의 길이와 방향, 끝단 간격이 달라지고 국부적으로 조밀한 구간이 생깁니다. 단순한 line-and-space 해상도보다 2차원 패턴과 edge placement를 안정적으로 맞추는 능력이 중요합니다.

이 구조에서는 High NA의 높은 해상도가 설계 자유도로 이어질 수 있습니다. 저NA 멀티패터닝에서는 서로 다른 노광으로 분리할 수 있도록 패턴을 색칠하고 배치해야 하며, 설계 규칙이 복잡해집니다. High NA 단일 노광이 가능하면 분해 과정과 overlay 오차를 줄이고, 배선의 배치 제약도 일부 완화할 수 있습니다. 다이 면적과 성능이 중요한 고가 로직 제품이라면 이 가치가 웨이퍼당 추가비용을 흡수할 여지가 있습니다.

기술적 적용범위는 이미 넓어지는 중입니다. imec은 2026년 9월 A14/A10 로직을 겨냥한 22nm pitch line, SRAM, place-and-route와 random via 구조를 High NA 단일 노광 뒤 식각까지 검증했다고 발표했습니다. 이 결과는 High NA가 단순 반복선뿐 아니라 실제 로직에 가까운 불규칙 구조를 처리할 수 있음을 보여줍니다. 연구라인의 성공이 곧 고객 제품 수율을 뜻하지는 않지만, 적용 후보 레이어의 범위는 분명해졌습니다.

Intel의 접근은 이 후보군 가운데 일부만 먼저 양산에 넣는 방식입니다. ASML과 Intel은 2026년 7월 Intel 18A의 특정 레이어가 High NA와 NXE 플랫폼에서 이중 인증됐고, 수율이 기존 플랫폼과 맞는 수준으로 제품이 출하됐다고 밝혔습니다. 새로운 장비만으로 제품을 묶지 않고 기존 공정으로 되돌아갈 수 있는 경로를 남겼다는 뜻입니다. 초기 학습의 비용은 부담하되 제품 출시위험은 제한했습니다.

로직은 불규칙 배선과 다양한 제품 마스크 때문에 High NA의 설계가치가 크지만, half-field와 고객별 인증비용이 초기 적용범위를 제한합니다. 제품마다 배선 구조와 mask set이 다르고, 파운드리 고객은 PDK와 설계 sign-off, 신뢰성 기준을 다시 확인해야 합니다. 레이어 하나를 바꿔도 앞뒤 공정의 overlay와 계측 조건이 달라질 수 있습니다. 고객 설계가 다양할수록 한 제품의 성공을 다른 제품에 그대로 복제하기 어렵습니다.

High NA의 half-field도 로직의 적용범위를 제한합니다. 대형 AI·HPC 다이는 한 번의 노광 필드에 들어가지 않을 수 있어 stitching이나 설계 재배치가 필요합니다. 현재의 6인치 마스크로도 생산할 수 있지만, 큰 다이에서 경계를 정확히 연결하는 공정과 설계지원이 추가됩니다. 로직은 High NA의 가치가 큰 동시에 필드와 고객별 인증비용도 크게 나타나는 제품군입니다.

따라서 로직의 선행 도입은 기술 전체의 완성보다 학습가치가 높은 레이어를 골라낼 수 있다는 데 의미가 있습니다. 다이당 부가가치가 높고 멀티패터닝 부담이 큰 레이어라면 초기 장비비와 낮은 활용률을 감수할 수 있습니다. 반대로 패턴이 넓거나 기존 저NA 단일 노광으로 충분한 레이어는 옮길 이유가 없습니다. 로직의 도입속도는 노드 이름보다 선택 레이어 수와 고객 제품의 확대폭으로 측정해야 합니다.

DRAM 셀 구조와 비트 수율

DRAM은 로직과 다른 방향에서 High NA 경제성을 만듭니다. 메모리 셀은 동일한 기능을 하는 구조가 큰 어레이에 반복됩니다. 제품별 회로 차이는 존재하지만, 핵심 셀과 저장 노드 패턴의 반복성이 높습니다. 동일한 mask set으로 많은 웨이퍼를 생산할 수 있어 마스크 개발비와 장비 고정비를 큰 물량에 나누기 유리합니다.

반복성은 노광 최적화에도 도움이 됩니다. 규칙적인 line-and-space나 contact array는 공정창을 특정 패턴에 집중해 조정할 수 있습니다. imec은 2024년 random logic 구조와 함께 DRAM 전용 P32nm 레이아웃을 High NA 단일 노광으로 구현했습니다. 로직과 DRAM 모두 해상도상 적용 가능하다는 뜻이지만, 양산 판단은 서로 다른 수율함수를 따릅니다.

DRAM의 수익단위는 good die만으로 충분하지 않습니다. 한 다이 안에서 정상 동작하는 비트 수와 속도 등급, 전력특성이 상품가치를 정합니다. 반복되는 셀 영역의 미세한 CD 편차나 확률적 결함은 비트 불량으로 누적되고, redundancy로 복구할 수 있는 범위를 넘으면 다이 수율과 제품 등급이 함께 떨어집니다. 규칙적인 패턴은 최적화하기 쉽지만, 작은 체계적 오류가 전체 어레이에 반복될 위험도 큽니다.

DRAM은 그래서 기술적으로 노광되는 시점보다 충분한 공정창이 확보되는 시점이 중요합니다. 레지스트의 local CD uniformity, 식각 뒤 패턴 충실도와 결함 검사가 제품 기준을 만족해야 합니다. 2026년 SPIE에 공개된 10nm 및 sub-10nm DRAM High NA 연구는 저NA 멀티패터닝 레이어를 High NA 단일 노광으로 전환하면서 현상·식각 후 CD 균일도와 결함을 함께 검증했습니다. 해상도보다 양산지표의 검증이 논문의 중심인 이유입니다.

DRAM은 공정 안정성이 확보된 뒤에는 투자회수가 빨라질 수 있습니다. 같은 레이어와 mask set을 많은 웨이퍼에 반복 적용하면 장비 활용률을 높이기 쉽습니다. 멀티패터닝 공정이 줄어들면 웨이퍼당 cycle time과 중간재공도 낮아질 수 있습니다. 대량생산이라는 장점은 초기 불확실성이 사라진 뒤 강하게 작동합니다.

삼성전자가 2028년을 제시한 배경도 단순한 후발 도입으로 읽기 어렵습니다. 삼성과 ASML은 2026년 9월 차세대 DRAM 고속 양산에 High NA를 2028년까지 도입할 계획을 밝혔습니다. 공식 발표는 적용 노드와 레이어 수, 수율을 공개하지 않았습니다. 확정된 것은 메모리 양산 목표와 공정 단순화 방향이며, 실제 범위는 향후 검증자료로 판단해야 합니다.

DRAM은 늦게 시작하더라도 기술 열위라고 볼 수 없습니다. 공정 안정성과 수요가 맞는 노드에서 투입하면 높은 웨이퍼 물량을 통해 장비비를 빠르게 상각할 수 있습니다. 반대로 메모리 가격과 수요가 약하면 새 장비의 가동률을 확보하기 어렵고, 기존 저NA 공정을 더 오래 사용하는 편이 유리할 수 있습니다. 도입시점은 해상도 로드맵과 메모리 사이클이 만나는 지점에서 정해집니다.

마스크 수와 장비 활용률

로직과 DRAM의 차이는 mask set의 회전에서도 나타납니다. 로직 파운드리는 여러 고객과 제품을 동시에 지원하며 제품별 마스크가 자주 바뀝니다. 생산량이 적은 초기 제품도 있고, 고객의 설계변경으로 마스크 revision이 생길 수 있습니다. High NA 전용 마스크와 검사비용을 한 제품 물량에 나누면 초기 웨이퍼당 비용이 높아질 수 있습니다.

DRAM은 상대적으로 적은 핵심 제품을 큰 물량으로 반복 생산합니다. 한 노드의 주력 제품이 충분한 웨이퍼를 확보하면 마스크와 공정개발 비용을 많은 비트에 분산할 수 있습니다. 대신 마스크 결함이 반복 인쇄될 때 손실규모도 큽니다. 마스크 회전이 느리고 물량이 큰 구조에서는 초기 인증을 엄격히 하고, 인증 뒤 장기간 사용하는 편이 경제적입니다.

장비 활용률도 같은 논리로 갈립니다. 로직은 서로 다른 레이어와 고객제품을 섞어 장비를 채울 수 있지만 recipe 전환과 제품별 인증이 복잡합니다. DRAM은 특정 레이어의 물량이 충분하면 동일 조건으로 장시간 운전할 수 있으나, 그 레이어가 아직 저NA 단일 노광으로 가능하면 High NA에 넣을 물량 자체가 부족합니다. 장비 설치와 경제적 utilization은 구분해야 합니다.

초기 High NA 장비는 생산장비이면서 학습설비입니다. 광원과 stage의 안정화, 레지스트 dose, mask 3D 효과, 계측 recipe를 조정하는 시간이 필요합니다. 이 기간에는 명목 처리량보다 실제 양품 웨이퍼 처리량이 낮을 수 있습니다. 제품가치가 높은 로직의 소수 레이어는 이 학습비를 부담할 수 있고, DRAM은 충분한 물량이 생길 때까지 양산투입을 늦추는 선택이 가능합니다.

저NA 장비의 개선도 기회비용을 바꿉니다. ASML의 2026년 2분기 자료는 NXE:3800F의 목표 처리량을 시간당 260장으로 높였다고 밝혔습니다. 이 수치를 대체 공정의 생산성 개선을 확인하는 지표로 볼 수 있습니다. 기존 장비의 생산성이 올라가면 저NA 멀티패터닝의 비용도 내려가므로 High NA의 상대적 우위는 늦어질 수 있습니다. 새 장비의 성능만 볼 것이 아니라 대체 공정의 개선속도도 같이 봐야 합니다.

고객 인증과 수율학습

로직과 DRAM의 양산학습 속도는 외부 고객의 설계인증과 내부 제품의 반복생산이라는 서로 다른 학습구조에서 갈립니다. Intel은 자체 CPU 제품과 파운드리 공정을 함께 보유하고 있어 내부 제품의 선택 레이어를 학습수단으로 사용할 수 있습니다. 2026년 9월 Intel과 ASML의 자료는 연구·인증·양산을 합쳐 High NA에서 100만 장 이상을 처리했고 overlay, throughput과 availability가 기대를 충족한다고 밝혔습니다. 다만 100만 장 전체가 상업제품 물량은 아니라는 점을 구분해야 합니다.

내부 제품은 공정변경의 의사결정과 피드백을 한 조직 안에서 돌릴 수 있다는 장점이 있습니다. 특정 레이어를 저NA와 High NA로 이중 인증해 수율과 성능을 비교하고 문제가 생기면 기존 경로로 되돌릴 수 있습니다. 이 학습이 외부 파운드리 고객의 채택으로 이어지려면 PDK, 설계규칙과 신뢰성 자료가 추가로 필요합니다. 첫 제품 출하와 생태계 전체의 확산 사이에는 시간이 남습니다.

DRAM 업체도 자체 제품을 통해 내부학습을 할 수 있습니다. 차이는 고객이 구매하는 가치가 공정기술 그 자체보다 bit density, 속도, 전력, 품질등급과 가격으로 나타난다는 점입니다. High NA가 공정단계를 줄여도 제품 스펙이나 bit cost가 개선되지 않으면 고객이 추가비용을 지불할 이유가 없습니다. 메모리 업체가 새 장비비를 가격에 전가하기보다 원가절감과 공급능력으로 회수해야 하는 경우가 많습니다.

로직 파운드리 고객은 성능과 전력, 면적에서 차별화가 크면 높은 웨이퍼 가격을 수용할 수 있습니다. 특히 AI 가속기와 고성능 CPU처럼 다이 가치가 높은 제품은 미세화의 경제적 가치가 큽니다. 다만 큰 다이는 High NA half-field와 stitching 부담을 동시에 가집니다. 고객가치가 높다고 해서 모든 레이어가 자동으로 High NA에 적합한 것은 아닙니다.

DRAM은 개별 다이의 설계차별화보다 대량생산의 비용곡선이 중요합니다. 한 레이어에서 두세 번의 노광과 후속공정을 제거할 수 있다면 bit cost 개선이 많은 웨이퍼에 누적됩니다. 반대로 초기 결함밀도가 조금만 높아도 막대한 비트 손실이 반복됩니다. DRAM의 높은 물량은 High NA가 안정화된 뒤에는 장점이지만, 안정화 전에는 손실을 확대하는 변수입니다.

이 차이는 수율학습의 목표도 바꿉니다. 로직은 고객제품별 성능·전력·수율을 맞추며 적용 가능한 레이어를 넓혀갑니다. DRAM은 동일 패턴의 defectivity와 CD 분포를 좁혀 대량생산 가능한 bit yield를 만드는 데 집중합니다. 같은 장비를 사용해도 양산 준비의 완료조건이 다릅니다.

Good die와 good bit의 비용식

제품별 High NA 경제성은 장비가격이 아니라 good die 또는 good bit당 공정단계 절감액과 수율·가동률의 결합으로 판단해야 합니다. 공통 비용식에는 장비 감가상각, 유지비, 레지스트와 마스크, 노광 처리량, 후속 식각·증착·세정·계측, 재작업과 수율이 들어갑니다. 로직과 DRAM은 이 항목을 공유하지만 결과를 나누는 분모가 다릅니다.

로직의 분모는 고객에게 출하할 수 있는 양품 다이입니다. High NA가 배선 피치를 줄여 다이 면적을 낮추거나 성능·전력을 개선하면 다이당 가치가 커질 수 있습니다. 멀티패터닝의 overlay 결함을 줄여 수율을 높이는 효과도 가능합니다. 동시에 half-field, stitching, 비싼 마스크와 제품별 인증비용이 이익을 깎습니다.

DRAM의 분모는 판매 가능한 비트에 가깝습니다. 같은 웨이퍼에서 더 많은 비트를 만들고 공정단계를 줄이며 목표 속도와 전력등급의 수율을 유지해야 합니다. 반복 패턴은 mask·recipe를 대량 웨이퍼에 재사용하게 하지만, cell defect와 CD 변동은 비트 수율을 직접 훼손합니다. 장비 처리량보다 good bit per hour가 더 적절한 판단기준입니다.

IBM Research가 제시한 21nm pitch interconnect의 High NA와 저NA 멀티패터닝 cost-of-ownership 비교도 이 접근을 뒷받침합니다. 비교 대상은 노광기 가격 하나가 아니라 멀티패터닝 전체 흐름입니다. 어떤 레이어에서 후속공정과 overlay 위험을 얼마나 없애는지가 High NA의 경제적 가치를 정합니다.

장비 활용률이 낮은 초기에는 감가상각 부담이 크게 보입니다. 적용 레이어가 늘고 제품 웨이퍼가 반복 투입되면 웨이퍼당 비용은 내려갑니다. 로직은 고가 제품의 좁은 레이어에서 시작해 적용범위를 넓힐 수 있고, DRAM은 검증된 레이어를 큰 물량에 투입해 utilization을 빠르게 올릴 수 있습니다. 앞서는 제품과 규모가 커지는 제품이 반드시 같지는 않습니다.

로드맵을 읽는 다섯 가지 기준

기업 발표의 연도는 출발점일 뿐입니다. 첫째, 적용 레이어 수를 봐야 합니다. 공정노드에 High NA가 들어갔다는 설명보다 어느 종류의 레이어가 저NA 멀티패터닝에서 이동했고 다음 제품에서도 반복됐는지가 중요합니다. 선택 레이어가 늘어날수록 장비 활용률과 공정학습의 범위가 넓어집니다.

둘째, 연구·인증·제품 웨이퍼를 구분해야 합니다. 누적 처리량에는 공정개발과 장비시험 웨이퍼가 포함될 수 있습니다. 실제 상업제품의 비중과 반복 주문이 늘어야 양산 전환을 확인할 수 있습니다. Intel의 100만 장 발표도 세 범주를 합친 수치라는 설명이 붙어 있습니다.

셋째, matched yield와 defectivity를 함께 봐야 합니다. 기존 공정과 비슷한 수율을 달성했다는 사실은 중요한 진전이지만, 비용우위를 의미하지는 않습니다. 같은 수율에서 처리량과 공정단계, 재작업비용까지 낮아져야 경제성이 생깁니다. DRAM은 여기에 bit yield와 제품 등급 분포가 더해집니다.

넷째, availability와 시간당 양품 웨이퍼를 봐야 합니다. 장비가 80% 이상 availability를 달성했다는 지표는 생산준비가 진전됐음을 보여줍니다. 그러나 recipe 전환, 계측 대기와 마스크 공급을 포함한 fab 전체 cycle time은 별도로 확인해야 합니다. 노광기 가동시간만으로 라인의 생산성을 설명할 수 없습니다.

다섯째, 저NA 대체범위를 확인해야 합니다. High NA가 3~4회의 저NA 노광과 후속공정을 실제로 한 번으로 바꾸는 레이어가 늘면 경제적 명분이 강해집니다. 저NA 한 번으로 충분한 레이어까지 옮기는 것은 오히려 비용을 높일 수 있습니다. High NA의 침투율보다 고비용 멀티패터닝 레이어의 전환율이 더 유용한 지표입니다.

도입속도는 발표 연도보다 적용 레이어 수, 제품 웨이퍼 비중, matched yield, 가동률과 저NA 멀티패터닝 대체범위로 확인해야 합니다. 이 지표가 함께 개선되면 로직의 선택적 삽입은 고객 확산으로, DRAM의 목표 일정은 대량 bit cost 개선으로 이어질 수 있습니다. 하나만 좋아지면 기술 시연과 경제적 양산 사이의 간격이 남습니다.

이 판단이 빗나갈 수 있는 경우

저NA EUV의 생산성이 예상보다 빠르게 높아지면 High NA의 손익분기는 늦어질 수 있습니다. 시간당 처리량이 올라가고 멀티패터닝 overlay와 공정제어가 개선되면 기존 장비의 감가상각 기반을 활용하는 편이 쌀 수 있습니다. 특히 이미 설치된 저NA 장비가 충분한 팹에서는 새 플랫폼으로 옮길 기회비용이 커집니다.

High NA의 defectivity와 availability가 빠르게 안정화되면 반대의 결과가 나옵니다. 로직 고객의 인증기간이 짧아지고 DRAM의 bit yield가 조기에 확보되면 제품별 일정 차이는 줄어들 수 있습니다. 레지스트, 마스크와 계측 생태계가 공통 표준으로 성숙할수록 각 회사가 부담할 개별 학습비도 낮아집니다.

제품 수요도 순서를 바꿀 수 있습니다. 고가 AI 로직의 수요가 강하면 큰 다이의 field 제약에도 불구하고 특정 레이어의 High NA 적용이 빨라질 수 있습니다. DRAM 가격과 HBM·서버 수요가 강하면 메모리 업체는 2028년 계획보다 공격적으로 장비와 공정개발에 투자할 유인이 생깁니다. 반대로 메모리 다운사이클은 기술 준비와 별개로 양산투입을 늦출 수 있습니다.

공개 일정의 정의 차이도 남습니다. 설치, R&D 사용, 고객 평가, 선택 레이어 인증과 고속 양산은 서로 다른 단계입니다. 기업이 `도입`이나 `생산 준비`를 어떤 의미로 쓰는지 확인하지 않으면 연도 비교가 기술력 순위로 왜곡됩니다. 회사별 미공개 수율과 세부 노드 성능을 추정하지 않는 대신, 공개된 적용범위와 양산지표를 일관되게 비교해야 합니다.

로직은 복잡한 패턴과 높은 다이 가치 때문에 좁은 레이어에서 먼저 High NA를 학습할 수 있습니다. DRAM은 반복 패턴과 큰 웨이퍼 물량으로 장비비를 빠르게 상각할 잠재력이 있지만, 결함을 충분히 낮춘 뒤 움직이는 편이 합리적입니다. 어느 쪽이 앞섰는지를 묻는 것보다 각 제품의 첫 경제적 레이어가 무엇인지 묻는 편이 정확합니다.

투자자 입장에서는 그 판단이 맞는지를 제품명이나 목표연도가 아니라 적용층 확대, 제품 웨이퍼 비중, matched yield, good die·good bit당 비용과 반복 주문 지표로 검증해야 합니다. High NA 채택은 하나의 기술경주가 아니라 서로 다른 수율함수와 고객가치를 가진 제품의 순차적 선택입니다. 제품별 도입 차이가 장비·소재 공급자의 협상력을 어떻게 바꾸는지 다음 글에서 분석합니다.